Altera于2008年第二季度發布 的Stratix? IV和HardCopy? IV器件系列，標志著世界上第一款40 nm FPGA以及業界唯一無風險40 nm ASIC移植方法的誕生。Altera三年多來竭盡全力的規劃、開發以及與代工線合作伙伴——臺積電(TSMC)的合作，最終獲得成功，所交付的定制邏輯器件展示了產品領先優勢。Altera隨后于2009年第一季度發布的Arria? II GX和Stratix IV GT FPGA系列，曾是業界最全面的收發器系列產品。本文將對Altera這一里程碑式的技術做一全面的回顧，幫助讀者理解40nm技術的重要意義。表1介紹了Altera開發世界上第一款40 nm FPGA的歷史。

表1.Altera開發40 nm器件的時間線

40 nm工藝節點意義明顯，為Altera在最高性能、最高密度、最低功耗以及性價比最高的FPGA和HardCopy ASIC上保持領先優勢奠定了牢固的基礎。

40 nm工藝技術的意義

和以前的65 nm節點以及最近的45 nm節點相比，40 nm工藝有很大的優勢。最顯著的一點是更高的集成度，半導體生產商可以在更小的物理空間中集成更多的功能。這類更高密度的實際結果在國際電子器件大會(IEDM)上有所報告，前沿的半導體制造商工藝技術的投入得到了這樣的結果。基準測試是SRAM單元，表2顯示了上次IEDM大會SRAM上報告的最近工藝節點的單元大小(按照45 nm工藝單元大小遞增的順序排列)。如表格所示，

表2. 65和45 nm工業節點報告的最小SRAM單元(1)

注釋：

(1) 來源：真實世界技術，“IEDM 2007上的工藝技術進步”

(2) 只顯示了報告65或者45 nm SRAM單元大小的公司/組織

(3) nr = 沒有報告

40 nm工藝的性能優勢也很明顯。40 nm最小的晶體管柵極長度比65 nm的柵極長度短38.5%，比45 nm工藝柵極長度短11%。40 nm更低的電阻進一步提高了驅動能力，從而提高了晶體管的性能。

Altera使用了應變硅技術，性能再次得以提高。例如，Altera的器件通過覆蓋層在NMOS晶體管產生拉伸應變，通過源極和漏極的嵌入硅鍺在PMOS晶體管產生壓縮應變(參見圖1)。這些應變硅技術使電子和空穴的移動能力提高了近30%，晶體管性能增強了40%以上。

圖1. 40 nm應變硅技術實現了性能更好的晶體管

雖然密度和性能有非常顯著的提高，但是，當今系統開發人員在設計中還需要著重考慮功耗問題。40 nm節點在這方面也有優勢，更小的工藝尺寸降低了導致動態功耗增大的雜散電容。特別是，TSMC的40 nm工藝技術比45 nm工藝技術的動態功耗降低了15%。

然而，工藝尺寸的減小也使得待機功耗增大，如果不采取措施，將達到不可接受的程度。為解決這些以及其他越來越多的功耗問題，Altera采取了積極的措施來降低40 nm器件的動態和靜態功耗。

前沿的工藝和器件體系結構相結合，滿足了關鍵的系統設計需求

發展到40 nm節點實現了摩爾定律的密度和性能不斷提高的優勢。發揮這些工藝優勢，并與器件體系結構創新相結合，Altera繼續提供業界規模最大、性能最好的定制邏輯器件。相應的，Altera? Stratix IV FPGA和HardCopy IV ASIC分別具有650K邏輯單元(LE)和13M ASIC邏輯門。在性能方面，Altera的40 nm系列器件邏輯性能高達600-MHz，收發器性能達到8.5 Gbps，同時保持了業界領先的LVDS I/O性能，達到了1.6 Gbps，而單端I/O性能高達1066 Mbps，所有這些指標都沒有犧牲信號完整性。

除了高密度和高性能，Altera還致力于實現最低功耗。緊湊型封裝、便攜性以及功效要求推動了目前對低功耗的需求。產品系統要求封裝越來越薄，越來越小，有嚴格的散熱、熱沉大小要求，還有其他的熱管理解決方案。此外，功率器件的運行成本是很多應用要首先考慮的，低功耗是很明顯的競爭優勢，或者在很多應用中都是必須的。設計目標的變化促使功耗成為系統元器件首要的選擇標準。

FPGA供應商的器件發揮了越來越重要的電路板功能，在很多情況下要實現系統的核心功能，因此，他們在功耗管理上面臨越來越大的挑戰。在高性能和低功耗方面達到均衡需要付出很大的努力。

在亞微米尺寸，半導體功耗是關鍵問題，這是因為發展到高級工藝時，靜態功耗會顯著增大。更小的物理距離更容易導致電流泄漏。漏極到源極泄漏和柵極泄漏分別與溝道長度和柵極氧化層厚度成反比，隨著溝道長度和氧化層厚度的減小而增大(圖2)。

圖2.晶體管泄漏電流源

源極至漏極漏電流，也稱為亞閾值漏電流，是形成漏電流的主要原因之一。這里，即使晶體管柵極關斷，電流也會從源極流向晶體管漏極。隨著晶體管尺寸的減小，很難阻止這一電流的發生，因此，尺寸更小的40 nm晶體管會有更大的源極至漏極泄漏，在所有其他參數都相同的條件下，與較大工藝尺寸晶體管相比，其泄漏幅度更大。

晶體管閾值電壓(Vt)也會影響源極至漏極漏電流的大小。晶體管Vt是源極與漏極之間溝道導通時的電壓。較小的高速晶體管需要較低的Vt來維持晶體管關斷和接通的速度，其控制通過柵極完成，但是，由于不能徹底關斷晶體管溝道，因此，這會增大泄漏。另一個問題是柵極氧化層厚度，與摻雜相結合，會影響Vt。較薄的柵極氧化層支持晶體管較快的接通和關斷，

但是，從柵極通過氧化層到基底也會產生較大的泄漏電流。工藝尺寸的減小實現了更短的柵極長度，這些泄漏電流源會越來越大，如圖3所示。

圖3. 隨著工藝尺寸的減小，靜態功耗顯著增大

Altera主要采用五種方法來降低泄漏電流，如表3所示。這些都對性能有影響，降低了晶體管的性能。

但是，Altera做出了明智的選擇，在晶體管級實現了性能和低功耗的均衡，從而維持了器件總體性能不變。通過分析目標器件體系結構的電流通路，Altera IC設計人員確定哪里適合采用高性能晶體管，哪里適合采用低性能晶體管以降低泄漏。通過這種方式，40 nm工藝使Altera IC設計人員擁有了一個平臺，實現了最寬控制范圍，同時實現了性能目標和最嚴格的功耗目標。

表3. Altera降低泄漏電流所采用的技術

除了前面介紹的五種方法，Altera還采用了自己獨特的可編程功耗技術來降低靜態功耗。這一獲得專利的特性內置在Stratix IV器件硅片中，支持Quartus? II開發軟件改變晶體管Vt，根據設計要求使性能和功耗達到均衡。圖4顯示了可編程功耗技術的高級實現，Quartus II軟件在時序驅動編譯基礎上分析了用戶的FPGA設計，選擇邏輯陣列中的哪些晶體管應該是高速模式，哪些應該是低功耗模式。通過反偏電壓來修改晶體管Vt，減小時序不關鍵通路上的晶體管泄漏(提高了Vt)，從而實現了低功耗，但是在需要的地方維持了高性能。

圖4. 可編程功耗技術(1)通過設置晶體管的反偏電壓，在功耗和性能上達到均衡

注釋：

(1) 這是可編程功耗技術非常簡單的“模型”。實際實現有變化，是獲得專利的。

為降低器件的動態功耗，Altera把內核電壓從以前系列器件所使用的1.1V降低到40 nm器件的0.9V。晶體管在開關期間的功耗與V2C (其中，C是電容)成正比，因此，降低供電電壓能夠以二次方的形式降低動態功耗。

降低內核電壓也會影響晶體管效能，但是，Altera還是發揮了40 nm節點的高性能優勢，在器件級保持高性能不變。如前所述，與以前的節點相比，Altera提高了40 nm節點某些晶體管的驅動能力，其IC設計人員可以均衡的考慮驅動能力和低功耗。

此外，Altera支持降低收發器每一個發送器和接收器通道的功耗，進一步降低了功耗。

Altera Stratix IV FPGA提供動態片內匹配(OCT)功能，降低了動態功耗。采用動態OCT，可以根據需要來接通或者關斷Altera器件的匹配電阻。在存儲器讀寫周期中，關斷不需要的匹配電阻，去掉它們上面的電壓，72位接口的功耗降低了1.2W。

總之，Altera在Arria II GX器件上采取的低功耗措施實現了功耗最低的FPGA，它具有3.75 Gbps收發器，功耗比競爭器件低65%。在Stratix IV FPGA中，與65 nm Stratix III FPGA中相似的設計相比，Altera的低功耗措施將總功耗平均降低了30%(待機功耗 + 動態功耗)。

從技術領先到順利生產

實現第一款40 nm FPGA意義重大，但是，Altera的目標不限于此，繼續維持了高質量和可靠的交付，這在以前工藝節點上一直如此。通過這些努力，魯棒的開發實踐，包括強大的測試芯片計劃，嚴格的器件檢查過程，以及在提高產量方面獨特的優勢，Altera終能獲得成功。這些活動得到了業界最強大代工線合作伙伴的支持和加強。

Altera的代工線合作伙伴TSMC占據了全球專用代工線50%以上的市場份額，年度研究和開發投入比最相近的競爭廠家高出55%。這些投入實現了光刻和可制造性設計(DFM)的業界領先地位，進一步增強了TSMC在高級工藝代成功交付產品的能力。最重要的是，在40 nm節點，TSMC是浸入式光刻技術的領先者，這一工藝結合了光刻透鏡和清澈液體，保持了很高的光線分辨率，支持實現更小、密度更高的封裝器件。浸入式光刻是大部分半導體公司開發45 nm節點以及更小節點產品所選擇的技術，認為是32 nm節點所必須的技術。

和TSMC一起，Altera積極組織了數十個聯合工藝開發團隊，全方位展開工藝開發，包括功耗/性能、建模、測試芯片規劃、存儲器、可靠性、聚乙烯熔絲、DFM、RF/模擬、ESD，以及封裝，等等。每一個團隊在產品交付上保持一致，兩家公司的領導也達成一致，有始有終。