了解如何將串行收發(fā)器應(yīng)用到您的 UltraScale? FPGA 設(shè)計中。了解并利用串行收發(fā)器模塊的特性，如 8B/10B 和 64B/66B 編碼、通道綁定、時鐘校正和逗點檢測。其它專題包括 UltraScale FPGA 收發(fā)器向?qū)У挠梅ā⒕C合和實現(xiàn)的考慮因素、與收發(fā)器有關(guān)的電路板設(shè)計，以及測試與調(diào)試。本課程采用演講和動手實驗相結(jié)合的方式教授。

發(fā)布日期

February 2015

適應(yīng)水平

連接功能3

培訓(xùn)時間

2天

課程對象

FPGA 設(shè)計者和邏輯設(shè)計者

必備條件

◆ 擁有 Verilog 或 VHDL 經(jīng)驗，或完成了利用 Verilog 進(jìn)行設(shè)計或利用 VHDL 進(jìn)行設(shè)計課程的學(xué)習(xí)

◆ 熟悉邏輯設(shè)計（狀態(tài)機和同步設(shè)計）

◆ FPGA 架構(gòu)和 Xilinx 實現(xiàn)工具方面的基礎(chǔ)知識會很有幫助

◆ 熟悉串行 I/O 的基礎(chǔ)知識和高速串行 I/O 標(biāo)準(zhǔn)也很有幫助

軟件工具

◆ Vivado? System Edition 2014.4

◆ Mentor Graphics ModelSim 仿真器 10.4

硬件

◆ 架構(gòu)： UltraScale FPGA*

◆ 演示板：無*

* 本課程重點介紹 UltraScale 架構(gòu)。欲了解課內(nèi)實驗板的詳細(xì)說明或其它定制方面信息，敬請聯(lián)系當(dāng)?shù)厥跈?quán)培訓(xùn)機構(gòu)。

獲得的技能

完成這次全面的培訓(xùn)之后，您就會知道如何：

◆ 描述和利用 UltraScale FPGA 串行收發(fā)器的端口和屬性

◆ 有效利用千兆位級收發(fā)器的下列特性：

   ◇ 64B/66B 和其它編碼/解碼、逗點檢測、時鐘校正和通道綁定

   ◇ 預(yù)加重和線性均衡

◆ 使用 UltraScale FPGA 收發(fā)器向?qū)г谠O(shè)計中給出 GT 原語示例

◆ 獲取適當(dāng)?shù)膮⒖假Y料來解決電路板設(shè)計問題，包括信號完整性、電源、參考時鐘和跡線設(shè)計

課程概要

第1天

◆ UltraScale FPGA 概要

◆ UltraScale FPGA 收發(fā)器概要

◆ UltraScale FPGA 收發(fā)器時鐘與復(fù)位

◆ 收發(fā)器向?qū)Ц攀?/p>

◆ 實驗 1: 收發(fā)器內(nèi)核生成

◆ 收發(fā)器仿真

◆ 實驗 2：收發(fā)器仿真

◆ PCS 層通用功能

第2天

◆ PCS 層編碼

◆ 實驗 3： 64B/66B 編碼

◆ 收發(fā)器實現(xiàn)

◆ 實驗 4：收發(fā)器實現(xiàn)方案

◆ PMA 層詳情

◆ 收發(fā)器板設(shè)計的考慮事項

◆ 收發(fā)器設(shè)計信號完整性

◆ 收發(fā)器測試與調(diào)試

◆ 收發(fā)器應(yīng)用實例

實驗說明

◆ 實驗 1：生成收發(fā)器內(nèi)核 - 利用 UltraScale FPGA 收發(fā)器向?qū)?chuàng)建實例化模板。

◆ 實驗 2: 收發(fā)器仿真 – 使用 IP 范例設(shè)計仿真收發(fā)器 IP。

◆ 實驗 3： 64B/66B 編碼 - 利用 UltraScale FPGA 收發(fā)器向?qū)?64B/66B transceiver內(nèi)核，進(jìn)行設(shè)計仿真和結(jié)果分析。

◆ 實驗 4: 收發(fā)器實現(xiàn) – 使用 IP 范例設(shè)計實現(xiàn)收發(fā)器 IP。